Fortgeschratt Verpakung ass ee vun den technologeschen Highlights vun der "More than Moore" Ära.Wéi Chips ëmmer méi schwéier an deier ginn fir op all Prozessknuet ze miniaturiséieren, setzen d'Ingenieuren verschidde Chips an fortgeschratt Packagen sou datt se net méi musse kämpfen fir se ze schrumpfen.Dësen Artikel bitt eng kuerz Aféierung zu 10 vun den heefegste Begrëffer, déi an der fortgeschratt Verpackungstechnologie benotzt ginn.
2.5D Packagen
Den 2.5D Package ass e Fortschrëtt vun der traditioneller 2D IC Verpackungstechnologie, wat fir méi fein Linn a Raumverbrauch erlaabt.An engem 2.5D Package gi blo Stierwen gestapelt oder Säit-vun-Säit uewen op enger Interposerschicht mat Silizium iwwer Vias (TSVs) gesat.D'Basis, oder Interposer Schicht, bitt Konnektivitéit tëscht de Chips.
Den 2.5D Package gëtt typesch fir High-End ASICs, FPGAs, GPUs a Memory Cubes benotzt.2008 huet Xilinx seng grouss FPGAs opgedeelt a véier méi kleng Chips mat méi héijen Ausbezuelen a verbannen dës mat der Silizium Interposer Schicht.2.5D Packagen goufen also gebuer a goufe schlussendlech wäit benotzt fir High Bandwidth Memory (HBM) Prozessor Integratioun.
Diagramm vun engem 2.5D Package
3D Verpakung
An engem 3D IC Package gi Logikstierwen zesumme gestapelt oder mat Späicherstierwen, eliminéiert d'Noutwendegkeet fir grouss System-on-Chips (SoCs) ze bauen.D'Stär sinn matenee verbonne mat enger aktiver Interposer Schicht, während 2.5D IC Packagen konduktiv Bumps oder TSVs benotze fir Komponenten op der Interposer Layer ze stackelen, 3D IC Packagen verbannen verschidde Schichten vu Siliziumwafere mat Komponenten déi TSVs benotzen.
TSV Technologie ass d'Schlëssel erlaabt Technologie a béid 2.5D an 3D IC Packagen, an d'Halbleiterindustrie huet HBM Technologie benotzt fir DRAM Chips an 3D IC Packagen ze produzéieren.
Eng Querschnittsvisioun vum 3D Package weist datt déi vertikal Verbindung tëscht Siliziumchips duerch metallesch Kupfer TSVs erreecht gëtt.
Chiplet
Chiplets sinn eng aner Form vun 3D IC Verpakung déi heterogen Integratioun vu CMOS an Net-CMOS Komponenten erméiglecht.An anere Wierder, si si méi kleng SoCs, och Chiplets genannt, anstatt grouss SoCs an engem Package.
E grousse SoC opzedeelen a méi kleng, méi kleng Chips bitt méi héich Ausbezuelen a méi niddreg Käschten wéi en eenzegen bloe Stierf.Chiplets erlaben Designer fir eng breet Palette vun IP ze profitéieren ouni ze berücksichtegen wéi ee Prozessknuet ze benotzen a wéi eng Technologie ze benotzen fir se ze fabrizéieren.Si kënnen eng breet Palette vu Materialien benotzen, dorënner Silizium, Glas a Laminate fir den Chip ze fabrizéieren.
Chiplet-baséiert Systemer besteet aus multiple Chiplets op enger Tëschestatioun
Fan Out Packages
An engem Fan Out Package gëtt d'"Verbindung" vun der Uewerfläch vum Chip gebrannt fir méi extern I / O ze bidden.Et benotzt en Epoxyformmaterial (EMC) dat voll am Stierf agebonnen ass, eliminéiert d'Bedierfnes fir Prozesser wéi Wafer Bumping, Flux, Flip-Chip Montage, Botzen, Bottom Sprayen an Aushärten.Dofir ass och keng Tëschestatioun erfuerderlech, wat heterogen Integratioun vill méi einfach mécht.
Fan-out Technologie bitt e méi klenge Package mat méi I/O wéi aner Packagetypen, an 2016 war et den Technologiestär wann Apple d'TSMC Verpackungstechnologie benotze konnt fir säin 16nm Applikatiounsprozessor a mobilen DRAM an engem eenzege Package fir iPhone z'integréieren 7.
Fan-out Verpakung
Fan-Out Wafer Level Packaging (FOWLP)
FOWLP Technologie ass eng Verbesserung op Wafer-Level Packaging (WLP) déi méi extern Verbindunge fir Siliziumchips ubitt.Et implizéiert den Chip an engem Epoxyformmaterial anzebezéien an dann eng Héichdichte Verdeelungsschicht (RDL) op der Wafer Uewerfläch ze konstruéieren an d'Lötbäll opzemaachen fir e rekonstituéierten Wafer ze bilden.
FOWLP bitt eng grouss Unzuel u Verbindungen tëscht dem Package an der Applikatiounsplat, a well de Substrat méi grouss ass wéi de Stierwen, ass de Stierwen eigentlech méi entspaant.
Beispill vun engem FOWLP Package
Heterogen Integratioun
D'Integratioun vu verschiddene Komponenten, déi getrennt a méi héije Versammlungen hiergestallt ginn, kënnen d'Funktionalitéit verbesseren an d'Betribseigenschaften verbesseren, sou datt Hallefleitkomponenthersteller fäeg sinn funktionell Komponenten mat verschiddene Prozessfloss an eng eenzeg Versammlung ze kombinéieren.
Heterogen Integratioun ass ähnlech wéi System-in-Package (SiP), awer amplaz vu multiple bloe Stierwen op engem eenzege Substrat ze kombinéieren, kombinéiert se verschidde IPs a Form vu Chiplets op engem eenzege Substrat.D'Basis Iddi vun der heterogener Integratioun ass verschidde Komponenten mat verschiddene Funktiounen am selwechte Package ze kombinéieren.
E puer technesch Bausteng an heterogener Integratioun
HBM
HBM ass eng standardiséierte Stack Storage Technologie déi héich Bandbreed Kanäl fir Daten bannent engem Stack an tëscht Erënnerung a logesch Komponente gëtt.HBM Packagen stack Erënnerung stierwen a verbannen se zesummen iwwer TSV fir méi I / O a Bandbreed ze kreéieren.
HBM ass e JEDEC Standard dee vertikal Multiple Schichten vun DRAM Komponenten an engem Package integréiert, zesumme mat Applikatiounsprozessoren, GPUs a SoCs.HBM gëtt haaptsächlech als 2.5D Package fir High-End Serveren an Netzwierkchips implementéiert.D'HBM2 Verëffentlechung adresséiert elo d'Kapazitéit an d'Auergeschwindegkeet vun der initialer HBM Verëffentlechung.
HBM Packagen
Mëttelstuf Layer
D'Interposer Schicht ass de Conduit, duerch deen d'elektresch Signaler vum Multi-Chip bloe Stierf oder Board am Package weidergeleet ginn.Et ass d'elektresch Interface tëscht de Sockets oder Stecker, wat et erlaabt datt d'Signaler méi wäit ewech propagéiert ginn an och mat anere Sockets um Bord verbonne sinn.
D'Interposerschicht kann aus Silizium an organesche Materialien gemaach ginn an wierkt als Bréck tëscht dem Multi-Die Stierwen an dem Board.Silicon Interposer Schichten sinn eng bewährte Technologie mat héijer fein Pitch I / O Dicht an TSV Formatiounsfäegkeeten a spillen eng Schlësselroll an 2.5D an 3D IC Chip Verpakung.
Typesch Ëmsetzung vun enger systempartitionéierter Zwëschenschicht
Ëmverdeelung Layer
D'Ëmverdeelungsschicht enthält d'Kupferverbindungen oder Ausriichtungen, déi d'elektresch Verbindungen tëscht de verschiddenen Deeler vum Package erlaben.Et ass eng Schicht aus metalleschen oder polymere dielektresche Material, deen am Package mat bloe Stierwen gestapelt ka ginn, sou datt d'I / O Abstand vu grousse Chipsets reduzéiert gëtt.Ëmverdeelungsschichten sinn en integralen Deel vun 2.5D an 3D Package Léisunge ginn, wat d'Chips op hinnen erlaabt mateneen ze kommunizéieren andeems se Tëschestatiounschichten benotzen.
Integréiert Packagen mat Ëmverdeelungsschichten
TSV
TSV ass eng Schlëssel Implementatiounstechnologie fir 2.5D an 3D Verpackungsléisungen an ass e Kupfer-gefëllte Wafer deen e vertikalen Interconnect duerch de Siliziumwafer stierft.Et leeft duerch de ganze Stierwen fir eng elektresch Verbindung ze bidden, déi de kuerste Wee vun enger Säit vum Stierwen op déi aner bilden.
Duerch Lächer oder Vias ginn op eng gewëssen Tiefe vun der viischter Säit vun der Wafer geätzt, déi dann isoléiert a gefëllt gëtt andeems en konduktivt Material (normalerweis Kupfer) deponéiert.Wann den Chip fabrizéiert ass, gëtt et vun der Récksäit vun der Wafer verdünnt fir d'Vias an d'Metall op der Récksäit vun der Wafer auszesetzen fir den TSV Interconnect ofzeschléissen.
Post Zäit: Jul-07-2023