Den allgemenge PCB Basisdesignprozess ass wéi follegt:
Virbereedung → PCB Struktur Design → Guide Reseau Dësch → Regel Kader → PCB Layout → wiring → wiring Optimisatioun an Écran Dréckerei → Netzwierk an DRC kontrolléieren a Struktur kontrolléieren → Output Liicht molen → Liicht molen review → PCB Verwaltungsrot Produktioun / Sampling Informatiounen → PCB Board Factory Engineering EQ Confirmatioun → SMD Informatiounsausgang → Projet Ofschloss.
1: Pre-Virbereedung
Dëst beinhalt d'Virbereedung vun der Packagebibliothéik a Schema.Virum PCB Design, preparéieren éischt de schematesch SCH Logik Package an PCB Package Bibliothéik.Package Bibliothéik kann PADS kënnt mat der Bibliothéik, awer allgemeng ass et schwéier déi richteg ze fannen, et ass am beschten Är eege Packagebibliothéik ze maachen baséiert op der Standardgréisstinformatioun vum gewielten Apparat.Am Prinzip, maachen éischt d'PCB Package Bibliothéik, an dann de SCH Logik Pak.PCB Package Bibliothéik ass méi exigent, et beaflosst direkt d'Installatioun vum Board;SCH Logik Package Ufuerderunge sinn relativ loose, soulaang wéi Dir Opmierksamkeet op d'Definitioun vu gudde PIN Eegeschafte a Korrespondenz mat der PCB Pak op der Linn bezuelen.PS: oppassen op d'Standardbibliothéik vu verstoppte Pins.Duerno ass den Design vun der Schema, prett fir PCB Design ze maachen.
2: PCB Struktur Design
Dëse Schrëtt no der Brettgréisst an der mechanescher Positionéierung gouf festgeluegt, d'PCB Designëmfeld fir d'PCB Board Uewerfläch ze zéien, an d'Positionéierungsfuerderunge fir d'Placement vun den erfuerderleche Stecker, Schlësselen / Schalter, Schrauwen Lächer, Montage Lächer, etc. A voll betruecht a bestëmmen der wiring Beräich an Net-wiring Beräich (wéi vill ronderëm d'Schraube Lach gehéiert zu der Net-wiring Beräich).
3: Guide der netlist
Et ass recommandéiert de Board Frame z'importéieren ier Dir d'Netlist importéiert.Import DXF Format Bord Frame oder emn Format Bord Frame.
4: Regel Kader
No der spezifesch PCB Design kann eng raisonnabel Regel ageriicht ginn, mir schwätzen iwwer d'Regele ass de PADS Constraint Manager, duerch de Constraint Manager an all Deel vum Design Prozess fir Linn Breet a Sécherheet Abstand Contrainten, entsprécht net de Contrainten vun der spéider DRC Detektioun, gëtt mat DRC Marker markéiert.
Déi allgemeng Regelastellung gëtt virum Layout gesat well heiansdo e puer Fanoutaarbechte musse während dem Layout ofgeschloss ginn, sou datt d'Regele musse virum Fanout gesat ginn, a wann den Designprojet méi grouss ass, kann den Design méi effizient ofgeschloss ginn.
Notiz: D'Regele si festgeluecht fir den Design besser a méi séier ze kompletéieren, an anere Wierder, fir den Designer ze erliichteren.
Déi regulär Astellunge sinn.
1. Standard Linn Breet / Linn Abstand fir gemeinsam Signaler.
2. Wielt a setzt d'Iwwer-Lach
3. Linn Breet a Faarf Astellunge fir wichteg Signaler an Muecht Ëmgeréits.
4. Verwaltungsrot Layer Astellunge.
5: PCB Layout
Allgemeng Layout no de folgende Prinzipien.
(1) No den elektreschen Eegeschafte vun enger raisonnabel Partition, allgemeng ënnerdeelt an: digital Circuit Beräich (dat ass, d'Angscht vun Amëschen, mä generéieren och Interferenz), Analog Circuit Beräich (Angscht vun Interferenz), Muecht fueren Beräich (Interferenz Quellen ).
(2) fir déi selwecht Funktioun vum Circuit ze kompletéieren, sollt esou no wéi méiglech plazéiert ginn an d'Komponenten upassen fir déi präzis Verbindung ze garantéieren;zur selwechter Zäit, passt d'relativ Positioun tëscht de funktionnelle Blocken un fir déi präzis Verbindung tëscht de funktionnelle Blocken ze maachen.
(3) Fir d'Mass vun Komponente soll d'Installatioun Plaz an Installatioun Kraaft betruecht;Hëtzt-generéierend Komponente sollen getrennt vun temperaturempfindleche Komponenten plazéiert ginn, an thermesch Konvektiounsmoossname solle berücksichtegt ginn wann néideg.
(4) ech / O Chauffer Apparater sou no wéi méiglech op der Säit vun der gedréckt Verwaltungsrot, no bei der Lead-an wäert bewegen.
(5) Auer Generator (wéi: Kristallsglas produzéiert oder Auer Oszilléierer) sou no wéi méiglech op den Apparat fir d'Auer benotzt ginn.
(6) an all integréiert Circuit tëscht der Muecht Input PIN an Buedem, Dir musst eng decoupling capacitor dobäi ginn (allgemeng benotzt héich-Frequenz Leeschtung vun der monolithic capacitor);Board Raum ass dicht, Dir kënnt och en Tantalkondensator ronderëm e puer integréiert Kreesleef addéieren.
(7) der Relais coil fir eng Auslaaf Diode (1N4148 kann).
(8) Layout Ufuerderunge equilibréiert ginn, uerdentlech, net Kapp schwéier oder ënnerzegoen.
Besonnesch Opmierksamkeet sollt op d'Placement vun de Komponenten bezuelt ginn, mir mussen d'tatsächlech Gréisst vun de Komponenten berücksichtegen (d'Gebitt an d'Héicht besat), d'relativ Positioun tëscht de Komponenten fir d'elektresch Leeschtung vum Board an d'Machbarkeet an d'Bequemlechkeet vun der Produktioun ze garantéieren an Installatioun gläichzäiteg, soll suergen, datt déi uewe Prinzipien an der Viraussetzung vun passenden Ännerunge fir d'Placement vun der Apparat reflektéiert ginn, sou datt et propper a schéin ass, wéi déi selwecht Apparat ordentlech gesat ginn, déi selwecht Richtung.Kann net an engem "staggered" gesat ginn.
Dëse Schrëtt ass am Zesummenhang mat dem Gesamtbild vum Board an der Schwieregkeet vun der nächster Verkabelung, sou datt e bëssen Effort sollt berücksichtegt ginn.Wann Dir de Verwaltungsrot leeën, kënnt Dir virleefeg wiring fir Plazen maachen, déi net sou sécher sinn, a gitt et voll.
6 :lued
Wiring ass de wichtegste Prozess am ganze PCB Design.Dëst wäert direkt d'Performance vun der PCB Verwaltungsrot Afloss ass gutt oder schlecht.Am Design Prozess vun der PCB huet wiring allgemeng sou dräi Räicher vun Divisioun.
Als éischt ass de Stoff duerch, wat déi meescht Basisfuerderunge fir PCB Design ass.Wann d'Linnen net duerchgefouert ginn, sou datt iwwerall eng fléien Linn ass, gëtt et eng substandard Bord, souzesoen, net agefouert ginn.
Déi nächst ass d'elektresch Leeschtung ze treffen.Dëst ass eng Moossnam fir ob e gedréckte Circuit Board Standards qualifizéiert.Dëst ass no der Stoff duerch, virsiichteg der wiring ajustéieren, sou datt et déi bescht elektresch Leeschtung erreechen kann.
Da kënnt d'Ästhetik.Wann Är wiring Stoff duerch, et gëtt näischt der elektresch Leeschtung vun der Plaz ze Afloss, mee e Bléck op d'Vergaangenheet disorderly, plus faarweg, blummeg, datt och wann Är elektresch Leeschtung wéi gutt, an den Ae vun aneren oder e Stéck Gerempels .Dëst bréngt grouss Nodeeler fir Testen an Ënnerhalt.D'Verdrahtung soll ordentlech an uerdentlech sinn, net ouni Reegelen duerchkreest.Dës sinn fir d'elektresch Leeschtung ze garantéieren an aner individuell Ufuerderunge erfëllen fir de Fall z'erreechen, soss ass et de Weenchen virum Päerd ze setzen.
Wiring no de folgende Prinzipien.
(1) Am Allgemengen, soll déi éischt fir Muecht a Buedem Linnen Kabelen ginn der elektresch Leeschtung vun der Verwaltungsrot ze garantéieren.Bannent de Grenze vun de Konditiounen, probéiert d'Energieversuergung ze vergréisseren, d'Breet vun der Grondlinn, am léifsten méi breet wéi d'Kraaftlinn, hir Relatioun ass: Buedemlinn> Stroumleitung> Signallinn, normalerweis d'Signallinn Breet: 0.2 ~ 0.3mm (ongeféier 8-12mil), déi dënnste Breet bis 0,05 ~ 0,07mm (2-3mil), d'Kraaftleitung ass allgemeng 1,2 ~ 2,5mm (50-100mil).100 mil).D'PCB vun digitale Circuiten kann benotzt ginn e Circuit vun breet Buedem Dréit ofgepëtzt ze Form, dat ass, engem Buedem Reseau ze benotzen ze Form (analog Circuit Buedem kann net an dëser Manéier benotzt ginn).
(2) Pre-wiring vun de méi streng Ufuerderunge vun der Linn (wéi héich-Frequenz Linnen), der Input an Wasserstoff Säit Linnen sollen nieft parallel vermeit ginn, sou wéi net reflektéiert Interferenz ze produzéieren.Wann néideg, soll d'Buedem Isolatioun dobäi ginn, an der wiring vun zwee ugrenzend Schichten soll senkrecht op all aner ginn, parallel fir einfach parasitesch Kopplung produzéiere.
(3) Oszilléierer Shell Buedem, d'Auerlinn soll sou kuerz wéi méiglech sinn a kann net iwwerall gefouert ginn.Auer Schwéngung Circuit ënnendrënner, speziell héich-Vitesse Logik Circuit Deel der Géigend vun der Äerd ze vergréisseren, a soll net aner Signal Linnen goen der Emgéigend elektrescht Feld éischter op null ze maachen;.
(4) esou wäit wéi méiglech mat 45 ° klappt wiring, benotzen net 90 ° falt, fir d'Stralung vun héich-Frequenz Signaler ze reduzéieren;(Héich Ufuerderunge vun der Linn benotzen och duebel Arc Linn)
(5) all Signallinnen bilden keng Schleifen, sou wéi onvermeidlech, Schleifen solle sou kleng wéi méiglech sinn;Signal Linnen soll esou wéineg Lächer wéi méiglech hunn.
(6) d'Schlëssellinn sou kuerz an déck wéi méiglech, an op béide Säiten mat engem Schutzgrond.
(7) duerch de flaach Kabel Iwwerdroung vun sensibel Signaler a Kaméidi Feld Band Signal, fir de "Buedem - Signal - Buedem" Manéier ze Féierung aus.
(8) Schlësselsignaler solle fir Testpunkte reservéiert ginn fir d'Produktioun an d'Ënnerhaltstester ze erliichteren
(9) Nodeems de schemateschen Drot ofgeschloss ass, soll d'Verdrahtung optimiséiert ginn;Zur selwechter Zäit, no der initialer Netzprüfung an der DRC-Kontroll ass richteg, ass d'unwired Gebitt fir Buedemfüllung, mat engem grousse Gebitt vu Kupferschicht fir Buedem, am gedréckte Circuit Board net op der Plaz benotzt gi mat dem Buedem verbonnen wéi Buedem.Oder maachen e multilayer Verwaltungsrot, Muecht a Buedem all besat eng Layer.
PCB wiring Prozess Ufuerderunge (kann an de Reegele festgeluecht ginn)
(1) Linn
Am Allgemengen, d'Signal Linn Breet vun 0.3mm (12mil), der Muecht Linn Breet vun 0.77mm (30mil) oder 1.27mm (50mil);tëscht der Linn an der Linn an der Distanz tëscht der Linn an der Pad ass méi grouss wéi oder gläich ze 0.33mm (13mil), déi aktuell Applikatioun, d'Konditiounen soll considéréiert ginn wann d'Distanz erhéicht gëtt.
Wiring Dicht ass héich, kann considéréiert ginn (awer net recommandéiert) IC Pins tëscht den zwou Linnen ze benotzen, d'Linn Breet vun 0.254mm (10mil), der Linn Abstand ass net manner wéi 0.254mm (10mil).A spezielle Fäll, wann d'Apparat Pins méi dichter a méi schmuel Breet sinn, kënnen d'Linnbreed an d'Linnabstand reduzéiert ginn wéi passend.
(2) Solder Pads (PAD)
Solder Pad (PAD) an Iwwergangsloch (VIA) d'Basisfuerderunge sinn: den Duerchmiesser vun der Scheif wéi den Duerchmiesser vum Lach fir méi wéi 0,6 mm ze sinn;zum Beispill, allgemeng Zweck Pin resistors, capacitors an integréiert Kreesleef, etc., mat der Scheif / Lach Gréisst 1.6mm / 0.8mm (63mil / 32mil), Sockets, Pins an diodes 1N4007, etc., benotzt 1.8mm / 1.0mm (71mil / 39mil).Praktesch Uwendungen, sollten op der aktueller Gréisst vun de Komponenten baséieren fir ze bestëmmen, wa verfügbar, kënne passend sinn fir d'Gréisst vum Pad ze erhéijen.
PCB Verwaltungsrot Design Komponent Opriichte Ouverture soll méi grouss sinn wéi déi aktuell Gréisst vun de Komponente Pins 0.2 ~ 0.4mm (8-16mil) oder sou.
(3) iwwer-Loch (VIA)
Allgemeng 1.27mm/0.7mm (50mil/28mil).
Wann d'Verdrahtungsdicht héich ass, kann d'Iwwer-Lachgréisst entspriechend reduzéiert ginn, awer sollt net ze kleng sinn, 1.0mm / 0.6mm (40mil / 24mil) ka berücksichtegt ginn.
(4) D'Distanz Ufuerderunge vum Pad, Linn an vias
PAD a VIA: ≥ 0.3mm (12mil)
PAD a PAD: ≥ 0.3mm (12mil)
PAD a TRACK: ≥ 0.3mm (12mil)
TRACK a TRACK: ≥ 0.3mm (12mil)
Bei méi héijer Dicht.
PAD a VIA: ≥ 0,254 mm (10mil)
PAD a PAD: ≥ 0,254 mm (10mil)
PAD a TRACK: ≥ 0.254mm (10mil)
TRACK a TRACK: ≥ 0.254mm (10mil)
7: Wiring Optimisatioun a Silkscreen
"Et gëtt kee Bescht, nëmme besser"!Egal wéi vill Dir an den Design gräift, wann Dir fäerdeg sidd ze zéien, da gitt e Bléck, Dir wäert ëmmer nach fillen datt vill Plazen geännert kënne ginn.D'allgemeng Designerfahrung ass datt et zweemol sou laang dauert fir d'Verdrahtung ze optimiséieren wéi et fir déi initial Drot ze maachen.Nodeems Dir Iech fillt datt et keng Plaz ass fir ze änneren, kënnt Dir Koffer leeën.Kupfer leeën allgemeng Buedem leeën (opgepasst op d'Trennung vun Analog an digital Buedem), Multi-Layer Bord kann och Muecht ze leeën brauchen.Wann Dir Seidscreen, passt op datt Dir net vum Apparat blockéiert oder duerch d'Iwwer-Lach a Pad geläscht gëtt.Zur selwechter Zäit kuckt den Design quadratesch op der Komponent Säit, d'Wuert op der ënneschter Schicht soll Spigelbildveraarbechtung gemaach ginn, fir den Niveau net ze verwiesselen.
8: Netzwierk, DRC Kontroll a Strukturkontroll
Aus der Luucht Zeechnen virun, allgemeng brauchen ze kontrolléieren, gëtt all Firma hir eege Check Lëscht hunn, dorënner de Prinzip, Design, Produktioun an aner Aspekter vun der Ufuerderunge.Déi folgend ass eng Aféierung vun den zwou Haaptcheckfunktioune vun der Software.
9: Ausgang Liichtjoer molen
Ier Dir d'Liicht Zeechnen Output, musst Dir suergen datt de Furnier déi lescht Versioun ass déi fäerdeg ass an den Designfuerderunge entsprécht.D'Liicht Zeechnen Ausgangsdateien gi benotzt fir d'Brettfabréck fir de Bord ze maachen, d'Schablounfabrik fir d'Schabloun ze maachen, d'Schweißfabrik fir d'Prozessdateien ze maachen, etc.
D'Ausgabdateien sinn (véier-Layer Board als Beispill huelen)
1).Wiring Layer: bezitt sech op déi konventionell Signal Schicht, haaptsächlech wiring.
Genannt L1,L2,L3,L4, wou L d'Schicht vun der Ausriichtungsschicht duerstellt.
2).Seidbildschicht: bezitt sech op d'Designdatei fir d'Veraarbechtung vun Seidewiever-Informatioun am Niveau, normalerweis hunn déi iewescht an déi ënnescht Schichten Apparater oder Logo Fall, et gëtt eng iewescht Schicht Seidscreening an déi ënnescht Schicht Seidscreening.
Benennung: Déi iewescht Schicht gëtt SILK_TOP genannt;déi ënnescht Schicht gëtt SILK_BOTTOM genannt.
3).Solder Resist Layer: bezitt sech op d'Schicht an der Designdatei déi Veraarbechtungsinformatioun fir déi gréng Uelegbeschichtung ubitt.
Benennung: Déi iewescht Schicht gëtt SOLD_TOP genannt;déi ënnescht Schicht gëtt SOLD_BOTTOM genannt.
4).Schablounschicht: bezitt sech op den Niveau an der Designdatei déi d'Veraarbechtungsinformatioun fir d'Lötpastebeschichtung ubitt.Normalerweis, am Fall wou et SMD-Geräter souwuel op der ieweschter an ënnen Schichten sinn, gëtt et eng Schabloun Top Schicht an eng Schabloun ënnen Schicht.
Benennung: Déi iewescht Schicht gëtt PASTE_TOP genannt;déi ënnescht Schicht gëtt PASTE_BOTTOM genannt.
5).Bohrschicht (enthält 2 Dateien, NC DRILL CNC Buerdatei an DRILL DRAWING Buerzeechnung)
genannt NC DRILL an DRILL DRAWING respektiv.
10: Liicht Zeechnen Iwwerpréiwung
No der Ausgang vun Liichtjoer Zeechnen ze Liichtjoer Iwwerpréiwung, Cam350 oppen a kuerz Circuit an aner Aspekter vun der kontrolléieren virun der Verwaltungsrot Fabréck Verwaltungsrot schéckt, muss de spéider och Opmierksamkeet op de Verwaltungsrot Ingenieur a Problem Äntwert bezuelen.
11: PCB Verwaltungsrot Informatiounen(Gerber Liichtmolerei Informatiounen + PCB Verwaltungsrot Ufuerderunge + Assemblée Verwaltungsrot Diagramm)
12: PCB Verwaltungsrot Fabréck Engineering EQ Confirmatioun(Bordtechnik a Problem Äntwert)
13: PCBA Placement Daten Ausgang(Schablouninformatioun, Plazéierungsbitnummerkaart, Komponent Koordinatendatei)
Hei ass all de Workflow vun engem Projet PCB Design fäerdeg
PCB Design ass eng ganz detailléiert Aarbecht, sou datt den Design extrem virsiichteg a geduldig ass, all Aspekter vun de Faktoren voll berücksichtegen, och den Design fir d'Produktioun vun der Assemblée an der Veraarbechtung ze berücksichtegen, a spéider den Ënnerhalt an aner Themen ze erliichteren.Zousätzlech wäert den Design vun e puer gutt Aarbechtsgewunnechten Ären Design méi raisonnabel maachen, méi effizient Design, méi einfach Produktioun a besser Leeschtung.Gutt Design benotzt an alldeegleche Produkter, Konsumenten wäerten och méi sécher a Vertrauen sinn.
Post Zäit: Mee-26-2022