Verpackungsdefekte enthalen haaptsächlech Bläi Verformung, Basis Offset, Warpage, Chipbroch, Delaminatioun, Void, ongläich Verpackung, Burrs, auslännesch Partikelen an onvollstänneg Aushärtung, asw.
1. Lead Deformatioun
Bleifdeformatioun bezitt sech normalerweis op d'Leadverschiebung oder Deformatioun, déi während dem Floss vu Plastikdichtstoff verursaacht gëtt, wat normalerweis duerch de Verhältnis x/L tëscht der maximaler lateraler Bleiverlagerung x an der Leadlängt L ausgedréckt gëtt. an héich Dicht I/O Apparat Packagen).Heiansdo kënnen d'Spannungen, déi duerch Béie generéiert ginn, zu Rëss vum Bindungspunkt oder enger Reduktioun vun der Bindstäerkt féieren.
Faktoren déi d'Bleifbindung beaflossen enthalen Package Design, Lead Layout, Bleimaterial a Gréisst, Forme Plastikeigenschaften, Bleibindungsprozess, a Verpackungsprozess.Bleiparameter, déi d'Leadbéi beaflossen, enthalen Bleiduerchmiesser, Bleilängt, Bleipausbelaaschtung a Bleidicht, asw.
2. Basis Offset
Base Offset bezitt sech op d'Deformatioun an d'Offset vum Carrier (Chipbasis) deen den Chip ënnerstëtzt.
Faktoren, déi d'Basisverschiebung beaflossen, enthalen de Flux vun der Formverbindung, de Leadframe Assemblée Design, an d'Materialeigenschaften vun der Formverbindung a Leadframe.Packagen wéi TSOP an TQFP sinn ufälleg fir Basisverschiebung a Pindeformatioun wéinst hiren dënnen Leadframes.
3. Warpage
Warpage ass d'ausserhalb vum Fliger Biegen an Deformatioun vum Package Apparat.Warpage verursaacht duerch de Schimmelprozess kann zu enger Zuel vun Zouverlässegkeetsprobleemer wéi Delaminatioun a Chip-Rëss féieren.
Warpage kann och zu enger Rei vun Fabrikatioun Problemer Féierung, wéi an plasticized Ball Gitter Array (PBGA) Apparater, wou warpage kann zu enger schlechter solder Ball coplanarity Féierung, Placement Problemer während reflow vun der Apparat fir Assemblée zu engem gedréckte Circuit Verwaltungsrot Ursaach.
Warpage Mustere enthalen dräi Aarte vu Musteren: no baussen konkav, no baussen konvex a kombinéiert.An Hallefleitfirmen gëtt konkav heiansdo als "Smiley Gesiicht" bezeechent a konvex als "Kräisch Gesiicht".D'Haaptursaachen vun der Warpage enthalen CTE Mësshandlung a Kur / Kompressiounsschrumpfung.Déi lescht huet am Ufank net vill Opmierksamkeet kritt, awer déif Fuerschung huet verroden datt chemesch Schrumpfung vun der Formverbindung och eng wichteg Roll an der IC-Device Warpage spillt, besonnesch a Packagen mat ënnerschiddlechen Dicken uewen an ënnen vum Chip.
Wärend dem Aushärtungs- a Post-Aushärtprozess wäert d'Formverbindung chemesch Schrumpfung bei héijer Aushärttemperatur ënnergoen, wat "thermochemesch Schrumpfung" genannt gëtt.De chemesche Schrumpfung, deen während der Aushärung geschitt, kann reduzéiert ginn andeems d'Glasiwwergangstemperatur erhéicht gëtt an d'Verännerung vum thermesche Expansiounskoeffizient ëm Tg reduzéiert gëtt.
Warpage kann och verursaacht ginn duerch Faktoren wéi d'Zesummesetzung vun der Formverbindung, Feuchtigkeit an der Formverbindung an d'Geometrie vum Package.Andeems Dir d'Schimmelmaterial an d'Zesummesetzung, d'Prozessparameter, d'Packagestruktur an d'Pre-Enkapsulatiounsëmfeld kontrolléiert, kann d'Package-Warpage miniméiert ginn.An e puer Fäll, kann warpage kompenséiert vun der hënneschter Säit vun der elektronescher Assemblée encapsulating.Zum Beispill, wann d'extern Verbindungen vun engem grousse Keramik Verwaltungsrot oder multilayer Verwaltungsrot sinn op der selwechter Säit, encapsulating hinnen op der hënneschter Säit kann warpage reduzéieren.
4. Chip breakage
D'Spannungen, déi am Verpackungsprozess generéiert ginn, kënnen zu Chipbroch féieren.De Verpackungsprozess verschäerft normalerweis d'Mikro-Rëss, déi am virege Montageprozess geformt sinn.Wafer oder Chipverdënnung, Réckschleifen, a Chipverbindung sinn all Schrëtt, déi zu der Spross vu Rëss féieren.
E gekrackten, mechanesch gescheitert Chip féiert net onbedéngt zu elektresche Feeler.Ob e Chip Broch wäert zu instantanan elektresch Echec vun der Apparat Resultat och op der Rëss Wuesstem Wee.Zum Beispill, wann de knacken op der hënneschter Säit vum Chip schéngt, kann et keng sensibel Strukturen beaflossen.
Well Siliziumwafere dënn a brécheg sinn, ass d'Verpakung op Waferniveau méi ufälleg fir Chipbroch.Dofir musse Prozessparameter wéi Spanndrock a Schimmeltransitiounsdrock am Transfermaartprozess strikt kontrolléiert ginn fir Chipbroch ze vermeiden.3D gestapelt Packagen sinn ufälleg fir Chipbroch wéinst dem Stackprozess.D'Designfaktoren, déi Chipbroch an 3D Packagen beaflossen, enthalen Chipstackstruktur, Substratdicke, Formvolumen a Schimmelhülsedicke, etc.
Post Zäit: Februar-15-2023